SiFive is seeking a hardware design technical lead focused on debug, trace and profiling IP to accelerate the adoption of RISC-V across SOC designs. You will help shape a highly configurable line of processor cores and lead the hardware design team in RTL development using Chisel/FIRRTL.
The role involves collaboration with architecture, performance, software and hardware teams, and engagement with customers and partners to evolve debugging solutions.
#J-18808-Ljbffr
Senior Debug, Trace & Profiling IP Lead for RISC-V in La Ciotat employeur : SiFive, Inc.
SiFive est un employeur exceptionnel, offrant un environnement de travail collaboratif et innovant à La Ciotat, où les employés sont encouragés à développer leurs compétences et à contribuer à des projets de pointe dans le domaine du RISC-V. Avec des opportunités de croissance professionnelle, une culture d'inclusion et des avantages compétitifs, SiFive s'engage à faire de chaque membre de l'équipe un acteur clé dans la transformation technologique mondiale.
