Capgemini Engineering recrute un Ingénieur design RTL Front-End pour les projets ASIC/SoC à Montbonnot-Saint-Martin. Vous participerez à l’étude, à la spécification et au design d’IP numériques ou mixtes, et à leur intégration au sein d’un SoC en collaboration avec les équipes VLSI et d’ingénierie.
Vous avez au moins 3 ans d’expérience en conception et vérification d’IP, avec des compétences en Verilog/SystemVerilog et VHDL.
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Ingénieur RTL Design ASIC Front‑End & SoC in Montbonnot-Saint-Martin employeur : Capgemini
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