Arteris recrute un Design Verification Engineer pour rejoindre les flux d’assemblage SoC et le Register Bank Compiler. Vous contribuerez à garantir la qualité et la robustesse des outils et livrables au sein d’un contexte NoC/EDA avancé.
Le candidat idéal possède 7+ années d’expérience en vérification RTL, maîtrise l’UVM et les langages RTL, ainsi qu’une solide compétence en Python et en anglais technique.
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Senior RTL Verification Engineer (UVM + Python) in Paris employeur : Arteris
Arteris est un employeur de choix, offrant un environnement de travail dynamique et innovant à Sophia Antipolis, où la collaboration et l'engagement des employés sont au cœur de sa culture. Avec des opportunités de développement professionnel, une attention particulière à la sécurité et au bien-être des collaborateurs, ainsi que des initiatives favorisant la cohésion d'équipe, Arteris s'engage à créer une expérience enrichissante pour tous ses employés. Rejoindre Arteris, c'est faire partie d'une entreprise qui façonne l'avenir des technologies de semi-conducteurs tout en valorisant le talent et l'initiative individuelle.
