Design Verification Engineer H/F in Paris

Localisation : Paris

Arteris connecte l’innovation. Arteris permet aux équipes d’ingénierie et de conception des entreprises les plus innovantes au monde de connecter et d’intégrer les systèmes sur puce (SoC) qui alimentent les transformations technologiques d’aujourd’hui et de demain.

Votre mission en tant que Design Verification Engineer chez Arteris :

Nous recherchons un·e Design Verification Engineer pour rejoindre nos équipes et travailler sur les flux d’assemblage de SoC et de HSI les plus avancés. Dans ce rôle, vous aurez un impact direct sur l’environnement de développement, l’architecture, la vérification et l’ensemble des processus associés. Vous contribuerez activement à garantir la qualité et la robustesse des outils et livrables liés au Register Bank Compiler d’Arteris.

Responsabilités principales :

• Définir, documenter, développer et exécuter des tests de vérification basés sur simulation pour l’outil Register Bank Compiler d’Arteris, compatibles avec les simulateurs RTL (Cadence, Synopsys, Siemens)
• Développer un framework Python de génération automatique de Test Bench System Verilog et/ou UVM.
• Maintenir et améliorer les tests dans le flux d’intégration continue, affiner les métriques et accroître l’automatisation
• Contribuer à l’amélioration des processus, méthodologies et indicateurs de performance
• Utiliser des outils modernes de documentation, de spécification et de suivi de projets (Confluence, Jira)
• Collaborer avec les développeur·euses afin d’identifier les besoins de tests propres à l’environnement EDA
• Participer aux revues de code et aux tests unitaires avec les autres développeur·euses pour assurer la qualité du code

Ce que vous apportez :

• 7+ années d’expérience en tant qu’ingénieur·e de vérification RTL
• Solide expertise du framework UVM
• Connaissance des langages RTL (VHDL, Verilog, SystemVerilog)
• Maîtrise de Python
• Excellentes compétences en communication écrite et orale en anglais
• Curiosité, autonomie, rigueur, sens du résultat et engagement qualité
• Bonne maîtrise de Python et, plus généralement, de la programmation orientée objet.

Atouts supplémentaires :

• Connaissance de la norme IP-XACT
• Connaissance de C-HAL
• Expérience avec des outils d’équivalence
• Maîtrise du français

Formation requise :

Diplôme d’ingénieur ou équivalent (informatique, électronique ou domaine associé).

Rémunération estimée :

Entre 45 000 € et 65 000 € brut par an, selon expérience.

Votre rémunération de base sera déterminée en fonction de votre expérience ainsi que du niveau de rémunération des collaborateurs occupant des postes similaires.

À propos d’Arteris :

Arteris est un leader mondial de l’IP système pour l’accélération du développement de SoC. Ses technologies Network-on-Chip (NoC) et ses solutions d’automatisation de l’intégration SoC améliorent les performances, réduisent la consommation énergétique et accélèrent la mise sur le marché. Avec plus de 380 collaborateur·rices dans le monde et un siège en Silicon Valley, Arteris est un catalyseur de l’innovation SoC pour les startups comme pour les leaders mondiaux de la technologie.

Plus d’informations : www.arteris.com